ASIC Design and Synthesis
RTL Design Using Verilog
Vše od
Springer Verlag, Singapore
ISBN: 9789813346444
This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.
3 525 Kč
- 1 - 2 ks
- 3 525 Kč
- 3 - 10 ks
- 3 490 Kč
- 11 a více ks
- 3 456 Kč
Naše cena 3 525 Kč je o 6 % nižší než
doporučená cena výrobce 3 750 Kč.
Předpoklad doručení do 29. května *
* Termín expedice je odhadovaný a může se mírně upravit podle termínu dodání od našeho dodavatele. Pokud by došlo ke změně, vždy vás budeme včas informovat.
Nepřehlédněte od Springer Verlag, Singapore ↓
Interplay of Geo-Politics and Geo-Economics in PakistanÂ’s Foreign Policy (Post-2008)
do 29. května3 231 Kč
3 525 Kč
Více o produktu ↓
This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.
- Výrobce
- Springer Verlag, Singapore
- Jazyk
- Singapore
- Autor
- Taraate, Vaibbhav
- Rozměry
- 235 x 155
- Rok vydání
- 2022
- Počet stran
- 330
- Obsah
- Paperback / softback
- Počet stran
- 330 pages, 184 Illustrations, color; 127 Illustrations, black and white; XXI, 330 p. 311 illus., 184
Zanechte své hodnocení
Budeme rádi, když se podělíte o svou zkušenost s ASIC Design and Synthesis a pomůžete tak ostatním zákazníkům při výběru.
Navíc každý měsíc losujeme jednoho z těch, kteří nám zanechali recenzi, a obdarujeme ho kuponem na nákup v hodnotě 500 Kč. Možná právě Vy budete tím šťastným – držíme palce!
