Logic Synthesis and SOC Prototyping
RTL Design using VHDL
Vše od
Springer Verlag, Singapore
ISBN: 9789811513169
This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.
2 203 Kč
- 1 - 2 ks
- 2 203 Kč
- 3 - 10 ks
- 2 181 Kč
- 11 a více ks
- 2 160 Kč
Naše cena 2 203 Kč je o 6 % nižší než
doporučená cena výrobce 2 344 Kč.
Předpoklad doručení do 30. května *
* Termín expedice je odhadovaný a může se mírně upravit podle termínu dodání od našeho dodavatele. Pokud by došlo ke změně, vždy vás budeme včas informovat.
Nepřehlédněte od Springer Verlag, Singapore ↓
Interplay of Geo-Politics and Geo-Economics in PakistanÂ’s Foreign Policy (Post-2008)
do 30. května3 231 Kč
2 203 Kč
Více o produktu ↓
This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.
- Výrobce
- Springer Verlag, Singapore
- Jazyk
- Singapore
- Autor
- Taraate, Vaibbhav
- Rozměry
- 235 x 155
- Rok vydání
- 2021
- Počet stran
- 251
- Obsah
- Paperback / softback
- Počet stran
- 251 pages, XIX, 251 p.
Zanechte své hodnocení
Budeme rádi, když se podělíte o svou zkušenost s Logic Synthesis and SOC Prototyping a pomůžete tak ostatním zákazníkům při výběru.
Navíc každý měsíc losujeme jednoho z těch, kteří nám zanechali recenzi, a obdarujeme ho kuponem na nákup v hodnotě 500 Kč. Možná právě Vy budete tím šťastným – držíme palce!
